{"id":24630,"date":"2020-08-21T14:43:10","date_gmt":"2020-08-21T20:43:10","guid":{"rendered":"https:\/\/goldenti.com\/site\/?p=24630"},"modified":"2020-08-21T14:43:12","modified_gmt":"2020-08-21T20:43:12","slug":"los-amd-ryzen-5000-tendran-cache-unificada-menos-ccx-mismos-nucleos","status":"publish","type":"post","link":"https:\/\/goldenti.com\/site\/los-amd-ryzen-5000-tendran-cache-unificada-menos-ccx-mismos-nucleos\/","title":{"rendered":"Los AMD Ryzen 5000 tendr\u00e1n cach\u00e9 unificada, menos CCX, mismos n\u00facleos"},"content":{"rendered":"\n
\"AMD-Zen-3_2\"<\/figure>\n\n\n\n

En un viernes como hoy, en pleno mes de agosto, qu\u00e9 mejor que refrescarnos con una noticia sobre los nuevos procesadores de AMD con arquitectura Zen 3. Una nueva filtraci\u00f3n pone algo m\u00e1s de luz sobre las especulaciones que llevamos meses escuchando y de paso, muestra los primeros datos relativos a los c\u00f3digos OPN de varias muestras de ingenier\u00eda. \u00bfGanas de Ryzen 5000<\/strong>? Seguro que s\u00ed.<\/p>\n\n\n\n

El hype comienza a crecer con estos Ryzen 5000, no podemos esconderlo, y es que tenemos muchas esperanzas puestas en lo que debe ser el paso definitivo de AMD para competir de t\u00fa a t\u00fa con Intel en todos los entornos y segmentos del mercado, sin excepci\u00f3n alguna.<\/p>\n\n\n\n

Zen 3 ser\u00e1 una evoluci\u00f3n natural de Zen 2, pero esto no implica que las mejoras sean menores, m\u00e1s bien al contrario. Se van a corregir o al menos paliar la gran mayor\u00eda de problemas derivados con latencias internas y de RAM, aparte de las consecuentes mejoras en front end y back end. El primer paso se confirma hoy: modificaci\u00f3n de la estructura y matrices entre CCD y CCX<\/strong>.<\/p>\n\n\n\n

De nuevo EPYC con Milan marca el camino en Zen 3<\/h2>\n\n\n\n
\"AMD_EPYC_CPU\"<\/figure><\/div>\n\n\n\n

La jerarqu\u00eda y dise\u00f1o de Zen 3 van a ser una serie de apuestas muy interesantes y aunque los datos caen con cuentagotas y se est\u00e1 llevando todo de forma muy discreta, el primer y m\u00e1s importante paso para aumentar el rendimiento y acabar con los problemas se acaba de confirmar por parte de Patrick Shur.<\/p>\n\n\n\n

Hay que tener en cuenta desde donde partimos, ya que tanto los Ryzen 4000 Renoir como los Ryzen 3000 Matisse tienen dise\u00f1os monol\u00edticos en cuanto a matrices se refiere. Como bien sabemos cada matriz incluye varios CCD y dentro de cada uno de ellos tenemos de forma inequ\u00edvoca dos CCX.<\/p>\n\n\n\n

Cada CCX tiene su propia cach\u00e9 L3, la cual no es compartida intr\u00ednsecamente dentro del CCD ya que partimos de dos segmentos de L3 de 16 MB<\/strong> y aqu\u00ed est\u00e1 uno de los principales problemas de Zen 2, ya que seg\u00fan la propia AMD la latencia creci\u00f3 en post de otras mejoras de la arquitectura para dar unas cifras de entre 35 y 40 ciclos por segundo.<\/strong><\/p>\n\n\n\n

Cada CCX puede obtener hasta 4 n\u00facleos, para hacer en total por CCD 8 n\u00facleos y de ah\u00ed seguir a\u00f1adiendo en el PCB principal m\u00e1s de estos para sumar n\u00facleos totales. \u00bfC\u00f3mo se va a gestionar esto en Zen 3?<\/p>\n\n\n\n

AMD Ryzen 5000: simplificaci\u00f3n de la jerarqu\u00eda y reducci\u00f3n de la latencia general<\/h3>\n\n\n\n
\"AMD-EPYC-Zen-3-zen4-milan\"<\/figure><\/div>\n\n\n\n

Lo simple suele funcionar mejor que lo realmente complicado y por norma, genera menos problemas. Esta parece ser la filosof\u00eda que va a usar AMD en Zen 3, ya que seg\u00fan se informa y ya especul\u00e1bamos, esta arquitectura tendr\u00e1 una configuraci\u00f3n de 8 n\u00facleos con cach\u00e9 L3 unificada<\/strong> por cada CCX.<\/p>\n\n\n\n

Esto deja un panorama totalmente diferente de cara a los procesadores, ya que al no usar un proceso litogr\u00e1fico mucho m\u00e1s avanzado que permita implementar muchos m\u00e1s transistores por mm2, AMD podr\u00eda prescindir directamente del t\u00e9rmino CCD y hablar directamente de CCX.<\/p>\n\n\n\n

\"AMD-Cezanne\"<\/figure><\/div>\n\n\n\n

\u00bfPor qu\u00e9? Simple, no podr\u00edan aumentar el n\u00famero de n\u00facleos ni en EPYC ni en Ryzen, ergo el tope estar\u00eda en 64 n\u00facleos y 128 hilos<\/strong>, pero aumentando el n\u00famero de n\u00facleos por CCX no es necesario usar dos de ellos por CCD, sino simplemente tendr\u00edamos un CCX con 8 n\u00facleos en vez de dos con 4 de ellos, as\u00ed que la jerarqu\u00eda y el uso de CCD carece de sentido en un principio.<\/p>\n\n\n\n

Aunque esto no est\u00e1 confirmado y son puras especulaciones, tienen sentido evidentemente, pero al mismo tiempo no se habla de otro tema importante: el tama\u00f1o de la L3, \u00bfmantendr\u00e1 AMD el mismo tama\u00f1o? No hay ni siquiera rumores de esto, pero la simplificaci\u00f3n deja claro que podr\u00eda o mantenerse o reducirse, principalmente por la dependencia del resto de mejoras de la arquitectura.<\/p>\n\n\n\n

Ampliarse es poco probable debido al costo monetario y desde el punto de vista de la arquitectura, tendr\u00eda que haber cambios bastante profundos para que ocurriese y aunque no es descartable, es poco probable.<\/p>\n\n\n\n

AMD Cezanne ense\u00f1a la patita, stepping A0 con 8 n\u00facleos<\/h3>\n\n\n\n

Los primeros detalles sobre el primer procesador para port\u00e1tiles ya est\u00e1n aqu\u00ed, y aunque son escasos, son igualmente interesantes. El chip llega con un c\u00f3digo OPN 100-000000285-30_Y<\/strong><\/em> donde se informa que estamos antes un procesador de 8 n\u00facleos y 16 hilos que est\u00e1 certificado bajo un stepping A0 con una frecuencia de 3 GHz en Boost.<\/p>\n\n\n\n

Nuevos rumores tambi\u00e9n indican que AMD seguir\u00e1 su estrategia en port\u00e1tiles con su socket estrella FP6, as\u00ed que de nuevo volveremos a ver\u00a0SP3<\/strong>,\u00a0AM4<\/strong>\u00a0y el nombrado\u00a0FP6<\/strong>\u00a0bajo los mismos par\u00e1metros b\u00e1sicos de arquitectura. Esto implicar\u00eda que las APU en esta ocasi\u00f3n no tendr\u00e1n que disponer de cambios importantes como los Ryzen 4000, lo que deber\u00eda implicar una llegada al mercado m\u00e1s temprana.<\/p>\n\n\n\n

Mismo camino siguen los EPYC Milan para servidor, donde tambi\u00e9n se ha mostrado el primer procesador y su c\u00f3digo OPN 100-000000114-07_22 \/ 15_N, <\/strong><\/em>por lo que estamos ante una CPU con un clock base de 1,5 GHz y un Boost de 2,2 GHz para sus 64 n\u00facleos y 128 hilos. Tambi\u00e9n se informa de que ha sido vista en una configuraci\u00f3n dual socket para hacer con ello 128 n\u00facleos y 256 hilos, as\u00ed que todo parece ir viento en popa para AMD.<\/p>\n\n\n\n

Por \u00faltimo y centr\u00e1ndonos en escritorio, lo \u00fanico que sabemos de Vermeer es que las CPUs se encuentran en el stepping B0, por lo que parece que AMD no piensa alcanzar un nuevo upgrade, principalmente porque haces meses que ya vimos dicho step y se mantienen en \u00e9l. Veremos que termina filtr\u00e1ndose antes de la presentaci\u00f3n oficial de estos Ryzen 5000, porque a este ritmo nos van a dejar con el hype hasta el mismo d\u00eda del pistoletazo de salida.<\/p>\n\n\n\n

Fuente: hardzone.es\/noticias\/procesadores\/amd-ryzen-5000-zen-3-cache\/<\/p>\n","protected":false},"excerpt":{"rendered":"

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