{"id":26107,"date":"2020-12-06T18:06:02","date_gmt":"2020-12-07T00:06:02","guid":{"rendered":"https:\/\/goldenti.com\/site\/?p=26107"},"modified":"2020-12-06T18:06:05","modified_gmt":"2020-12-07T00:06:05","slug":"asi-funciona-la-infinity-cache-de-las-amd-rx-6000","status":"publish","type":"post","link":"https:\/\/goldenti.com\/site\/asi-funciona-la-infinity-cache-de-las-amd-rx-6000\/","title":{"rendered":"As\u00ed funciona la Infinity Cache de las AMD RX 6000"},"content":{"rendered":"\n
\"AMD-Radeon-RX-6000-Series-Official\"<\/figure>\n\n\n\n

La Infinity Cache es la diferencia m\u00e1s notable entre las tarjetas gr\u00e1ficas de la serie RX 6000 que se han presentado recientemente (RX 6800, RX 6800 XT y RX 6900) con la GPU del SoC de Xbox Series X, basada tambi\u00e9n en RDNA 2. \u00bfPero qu\u00e9 es exactamente la Infinity Cache, cu\u00e1l es su utilidad y c\u00f3mo funciona? Os vamos a desgranar todos sus secretos.<\/p>\n\n\n\n

Desde las semanas previas a la presentaci\u00f3n de las RX 6000 hemos sabido de la existencia de este enorme pozo de memoria dentro de la GPU, enorme porque estamos hablando de la cache m\u00e1s grande en la historia de las GPUs con unos 128 MB de capacidad<\/strong>.  Pero AMD no ha dado muchos datos sobre la misma, simplemente nos ha hablado de su existencia.<\/p>\n\n\n\n

Es por ello que se hace necesaria una explicaci\u00f3n detallada para entender el motivo por el cual AMD ha colocado una cache de semejante tama\u00f1o en la versi\u00f3n de su RDNA 2 para PC.<\/p>\n\n\n\n

Localizando a la Infinity Cache<\/h2>\n\n\n\n
\"Navi21<\/figure><\/div>\n\n\n\n

El primer punto que es necesario para entender cu\u00e1l es la funci\u00f3n de una pieza dentro del hardware es deducir su funci\u00f3n a partir de la localizaci\u00f3n de la misma dentro del sistema.<\/p>\n\n\n\n

Dado que RDNA 2 es una evoluci\u00f3n de RDNA<\/strong>, antes de nada, tenemos que hacer una ojeada a la primera generaci\u00f3n de la actual arquitectura gr\u00e1fica de AMD, de la cual conocemos dos chips que son Navi 10 y Navi 14.<\/p>\n\n\n\n

\"Navii14<\/figure>\n\n\n\n
\"Navi<\/figure>\n\n\n\n
\"Navii14<\/figure>\n\n\n\n
\"Navi<\/figure>\n\n\n\n
\"Jerarqu\u00eda<\/figure><\/div>\n\n\n\n

Pues bien, si se hubiese implementado la Infinity Cache en RDNA, esta se encontrar\u00eda en la parte que dice Infinity Fabric del diagrama, por lo que a nivel de organizaci\u00f3n de la cach\u00e9 pasar\u00edamos de esto:

Donde los aceleradores conectados al GPU Hub ( el c\u00f3dec de v\u00eddeo, el controlador de pantalla, las unidades DMA, etc) no tienen ning\u00fan acceso directo con las cach\u00e9s, ni tan siquiera con la cach\u00e9 L2.<\/p>\n\n\n\n

\"Caches<\/figure><\/div>\n\n\n\n

Con el a\u00f1adido de la Infinity Cache la cosa ya cambia \u00abun poco\u00bb, ya que ahora los aceleradores tienen acceso a dicha memoria,<\/p>\n\n\n\n

Esto es muy importante, especialmente de cara al Display Core Next que se encarga de leer el b\u00fafer de imagen final y transmitirlo hac\u00eda la interfaz Display Port o HDMI correspondiente para que se muestre la imagen en pantalla, esto es importante de cara a reducir los accesos a la VRAM por parte de estas unidades.<\/p>\n\n\n\n

Recordando el sistema de cach\u00e9s de RDNA<\/h3>\n\n\n\n
\"AMD<\/figure><\/div>\n\n\n\n

En RDNA las cach\u00e9s se encuentran conectadas entre ellas de la siguiente manera:<\/p>\n\n\n\n

\"Cache<\/figure><\/div>\n\n\n\n

La cache L2 esta conectada de cara al exterior a 16 canales de 32 Bytes\/ciclo cada uno, si miramos el diagrama de Navi 10 entonces ver\u00e9is como esta GPU tiene unas 16 particiones de Cach\u00e9 L2 y un bus de 256 bits GDDR6<\/strong> a la que est\u00e1n conectadas.<\/p>\n\n\n\n

Hay que tener en cuenta que la GDDR6 utiliza 2 canales por chip<\/strong> que operan en paralelo, cada uno de 16 bits.<\/p>\n\n\n\n

\"Canales<\/figure><\/div>\n\n\n\n

Es decir, la cantidad de particiones de cach\u00e9 L2 en las arquitecturas RDNA equivale a la cantidad de canales GDDR6 de 16 bits que hay conectados al procesador gr\u00e1fico. En RDNA y RDNA 2 cada partici\u00f3n es de 256 KB, este es el motivo por el cual la Xbox Series X que dispone de un bus de 320 bits y por tanto 20 canales GDDR6 tiene unos 5 MB de Cach\u00e9 L2.<\/p>\n\n\n\n

\"Xbox<\/figure><\/div>\n\n\n\n

Un nuevo nivel de cach\u00e9: la Infinity Cache<\/h3>\n\n\n\n
\"Pie<\/figure><\/div>\n\n\n\n

Dado que es un nivel adicional de cach\u00e9, la Infinity Cache tiene que estar conectada a la cach\u00e9 L2 de manera directa, el cual es el nivel anterior en la jerarqu\u00eda de caches, esto nos es confirmado por la propia AMD en un pie de p\u00e1gina:<\/p>\n\n\n\n

Medici\u00f3n calculada por los ingenieros de AMD, en una tarjeta de la serie Radeon RX 6000 con AMD Infinity Cache de 128 MB<\/strong> y GDDR6 de 256 bits. Midiendo las tasas de \u00e9xito promedio de AMD Infinity Cache en juegos 4k del 58% en los principales t\u00edtulos de juegos, multiplicado por el ancho de banda m\u00e1ximo te\u00f3rico de los 16 canales AMD Infinity Fabric de 64B<\/strong> que conectan la cach\u00e9 al motor de gr\u00e1ficos a una frecuencia de impulso de hasta 1.94 GHz.<\/p><\/blockquote>\n\n\n\n

La GPU utilizada en RX 6800, RX 6800 XT y RX 6900 es Navi 21 que tiene un bus de 256 bits GDDR6, ergo tiene 16 canales y de ah\u00ed las 16 particiones de Cach\u00e9 L2 estando cada una conectada a una partici\u00f3n de la Infinity Cache.<\/p>\n\n\n\n

En cuanto al tema de los \u00abhit rates\u00bb de un 58% es m\u00e1s complicado y es lo que intentaremos explicar a continuaci\u00f3n.<\/p>\n\n\n\n

Tile Caching en las GPUs de NVIDIA<\/h3>\n\n\n\n
\"NVIDIA<\/figure><\/div>\n\n\n\n

Antes de continuar con la Infinity Cache hemos de entender los motivos de su existencia y para ello nos tenemos que fijar c\u00f3mo han evolucionado las GPUs en los \u00faltimos a\u00f1os.<\/p>\n\n\n\n

\"Tiled<\/figure><\/div>\n\n\n\n

A partir de las NVIDIA Maxwell, Serie 900 de las GeForce, en NVIDIA realizaron un cambio importante en sus GPUs que bautizaron como Tile Caching, cuyo cambio supuso conectar los ROPS y la unidad de rasterizado a la cach\u00e9 L2.

Con este cambio los ROPS dejaban de escribir a la VRAM de manera directa, los ROPS son comunes en todas las GPUs y se encargan de crear los b\u00faferes de imagen en memoria.<\/p>\n\n\n\n

Gracias a este cambio, NVIDIA consigui\u00f3 reducir el impacto energ\u00e9tico sobre el bus de memoria reduciendo la cantidad de transferencias que se hac\u00edan desde y hacia la VRAM y con ello NVIDIA consiguieron ganar en eficiencia energ\u00e9tica a AMD con las arquitecturas Maxwell y Pascal.<\/p>\n\n\n\n

DSBR, el Tile Caching en las GPUs de AMD<\/h3>\n\n\n\n

AMD en cambio durante todas las generaciones de la arquitectura GCN previas a Vega conectaba los Render Backends (RB) de manera directa al controlador de memoria.<\/p>\n\n\n\n

\"GCN<\/figure><\/div>\n\n\n\n

Pero a partir de la AMD Vega hizo dos cambios en la arquitectura para a\u00f1adir el Tile Caching a sus GPUs, el primero de ellos fue renovar la unidad de rasterizado, a la cual renombro como DSBR, Draw Stream Binning Rasterizer.<\/p>\n\n\n\n

\"AMD<\/figure><\/div>\n\n\n\n

El segundo cambio fue que conectaron la unidad de rasterizado y los ROPS a la cach\u00e9 L2, cambio que perdura todav\u00eda en RDNA y RDNA 2.<\/p>\n\n\n\n

\"RDNA<\/figure><\/div>\n\n\n\n

La utilidad del DSBR o Tile Caching<\/h3>\n\n\n\n

El Tile Caching o DSBR es eficiente por el hecho que ordena la geometr\u00eda de la escena seg\u00fan su posici\u00f3n en pantalla antes de que esta sea rasterizada, esto fue un cambio importante ya que las GPUs antes de la implementaci\u00f3n de esta t\u00e9cnica ordenaban los fragmentos ya texturizados justo antes de enviarlos al b\u00fafer de imagen.<\/strong><\/p>\n\n\n\n

\"Last<\/figure><\/div>\n\n\n\n

En el Tile Caching\/DSBR lo que se hace es ordenar los pol\u00edgonos de la escena antes de que sean convertidos en fragmentos<\/strong> por la unidad de rasterizado.<\/p>\n\n\n\n

\"Middle<\/figure><\/div>\n\n\n\n

En el Tile Caching, los pol\u00edgonos son ordenados seg\u00fan su posici\u00f3n de pantalla en tiles, donde cada tile es un fragmento de n*n p\u00edxeles.<\/p>\n\n\n\n

Una de las ventajas que tiene esto, es que permite eliminar de antemano los p\u00edxeles no visibles de los fragmentos que se ven opacados al encontrarse en la misma situaci\u00f3n. Algo que no se puede realizar si los elementos que componen la escena se ordenan despu\u00e9s del texturizado.<\/p>\n\n\n\n

\"Triangle<\/figure><\/div>\n\n\n\n

Esto hace que la GPU no pierda el tiempo en p\u00edxeles superfluos y mejora la eficiencia de la GPU. En el caso de que os parezca esto confuso, es tan simple como recordar que durante todo el pipeline gr\u00e1fico las diferentes primitivas que componen la escena toman diferentes formas durante las diferentes etapas del mismo.<\/p>\n\n\n\n

El Tile Caching o DSBR no equivale a Tile Rendering<\/h3>\n\n\n\n
\"Tile<\/figure><\/div>\n\n\n\n

Pese a que el nombre puede dar a confusiones, el Tile Caching no equivale a Tile Rendering por los siguientes motivos:<\/p>\n\n\n\n

  • Los Tile renderers almacenan la geometr\u00eda de la escena en memoria, la ordenan y crean listas de pantalla por cada tile. Este proceso no ocurre en el caso del Tile Caching o DSBR.<\/li>
  • En el Tile Rendering los ROPS est\u00e1n conectados a memorias scratchpad fuera de la jerarqu\u00eda de cach\u00e9s y no vac\u00edan su contenido en la VRAM hasta que ese tile ha sido terminado al 100%, por lo que los \u00abhit rates\u00bb son del 100%<\/li>
  • En el Tile Caching\/DSBR al estar los ROPS\/RB conectados a la Cach\u00e9 L2, en cualquier momento puede producirse un descarte de la lineas de cach\u00e9 de la L2 a la RAM, por lo que no existe la seguridad de que el 100% de los datos se encuentren en la cach\u00e9 L2.<\/li><\/ul>\n\n\n\n

    Dado que existe una alta probabilidad de las l\u00edneas de cach\u00e9 terminen en la VRAM, lo que ha hecho AMD con la Infinity Cache es a\u00f1adir un nivel de cach\u00e9 adicional que recoja los datos descartados de la cach\u00e9 L2 de la GPU.<\/p>\n\n\n\n

    La Infinity Cache es una Victim Cache<\/h3>\n\n\n\n

    La idea de la Victim Cach\u00e9<\/strong> es una herencia de las CPUs bajo arquitecturas Zen que ha sido adaptada a RDNA 2.<\/p>\n\n\n\n

    \"Victim<\/figure><\/div>\n\n\n\n
    \"\"<\/figure><\/div>\n\n\n\n

    En los n\u00facleos Zen la Cach\u00e9 L3 es lo que llamamos una Victim Cach\u00e9, estas se encargan de recoger las lineas de cach\u00e9 descartadas<\/strong> desde la L2 en vez de encargarse de formar parte de la jerarqu\u00eda de cach\u00e9s habitual. Es decir, en los n\u00facleos Zen los datos que vienen desde la RAM no hacen el camino RAM ? L3 ? L2 ? L1 o viceversa, sino que hacen el camino RAM ? L2 ? L1 ya que la cach\u00e9 L3 hace de Victim Cach\u00e9.<\/p>\n\n\n\n

    En el caso de la Infinity Cache, la idea es rescatar las lineas de la Cach\u00e9 L2 de la GPU<\/strong> sin tener que acceder a la VRAM<\/strong>, lo que permite que la energ\u00eda consumida por instrucci\u00f3n sea mucho menor y por tanto se pueden alcanzar mayores velocidades de reloj.<\/p>\n\n\n\n

    \"Infinity<\/figure><\/div>\n\n\n\n

    No obstante, pese a que la capacidad de 128 MB pueda parecer muy alta, no parece suficiente para evitar que todas las lineas descartadas terminen en la VRAM, ya que en el mejor de los casos\u00a0solo consigue rescatar un 58%<\/strong>. Esto significa que en futuras iteraciones de su arquitectura RDNA es muy probable que\u00a0AMD aumente la capacidad de esta Infinity Cache<\/strong>.<\/p>\n\n\n\n

    Fuente: <\/strong>hardzone.es\/tutoriales\/rendimiento\/infinity-cache\/<\/p>\n","protected":false},"excerpt":{"rendered":"

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