{"id":26247,"date":"2020-12-10T17:49:01","date_gmt":"2020-12-10T23:49:01","guid":{"rendered":"https:\/\/goldenti.com\/site\/?p=26247"},"modified":"2020-12-10T17:49:03","modified_gmt":"2020-12-10T23:49:03","slug":"intel-ya-tiene-su-ryzen-para-servidores-filtrado-un-xeon-con-chiplets","status":"publish","type":"post","link":"https:\/\/goldenti.com\/site\/intel-ya-tiene-su-ryzen-para-servidores-filtrado-un-xeon-con-chiplets\/","title":{"rendered":"Intel ya tiene su \u00abRyzen\u00bb para servidores: filtrado un Xeon con chiplets"},"content":{"rendered":"\n
\"\"<\/figure>\n\n\n\n

Si hay un elemento diferencial entre Intel y AMD es el hecho que Intel no divide algunos de los modelos de sus CPUs en varios chips o chiplets, pero esto podr\u00eda cambiar, ya que se ha filtrado la imagen de un procesador de AMD con configuraci\u00f3n multichip. \u00bfVamos a ver a Intel construyendo procesadores compuestos por varios chips interconectados entre s\u00ed?<\/p>\n\n\n\n

Hasta ahora la \u00fanica referencia confirmada por parte de Intel de procesadores multichip los tenemos en sus GPUs Intel Xe HP donde hemos visto varias muestras de preproducci\u00f3n por parte de sus creadores, pero no ten\u00edamos referencias de un dise\u00f1o multichip en una CPU hasta ahora, pero esta vez la informaci\u00f3n no viene de dentro de la propia Intel.<\/p>\n\n\n\n

Un Intel Xeon compuesto por chiplets <\/strong><\/h2>\n\n\n\n
\"Intel<\/figure>\n\n\n\n
\"Intel<\/figure>\n\n\n\n
\"Intel<\/figure>\n\n\n\n\n\n

Se han filtrado fotos de lo que podr\u00eda ser el Intel Xeon Scalable Processor bajo la arquitectura Sapphire Rapids<\/strong>, estas muestran un procesador LGA con el sello \u00abIntel Confidential\u00bb por lo que nos encontramos en un prototipo de preproducci\u00f3n<\/p>\n\n\n\n

Los prototipos de preproducci\u00f3n sirven para testear y acabar de realizar los \u00faltimos ajustes antes de la producci\u00f3n final, aparte de que funcionan a una velocidad de reloj m\u00e1s baja que el modelo comercial, en este caso a 2 GHz<\/strong>.<\/p>\n\n\n\n

\u00bfC\u00f3mo sabemos que podr\u00eda tratarse de Sapphire Rapids? Por el hecho de que ya conocemos como son los Intel Xeon anteriores en el mapa de ruta y es que en lo que destaca es que no utiliza un chip monol\u00edtico sino que est\u00e1 compuesto por dos chips sim\u00e9tricos.<\/p>\n\n\n\n

\u00bfIntel adoptando los chiplets como AMD?<\/strong><\/h3>\n\n\n\n
\"Pentium<\/figure><\/div>\n\n\n\n

El dise\u00f1o de AMD consiste en separar por completo el Northbridge y el Southbridge integrados en forma de IOD(ie) mientras que lo que es la CPU multin\u00facleo con sus caches se encuentran en chips distintos, en cambio el dise\u00f1o de Intel parece estar compuesto por dos chips sim\u00e9tricos.<\/strong><\/p>\n\n\n\n

Esta configuraci\u00f3n MCM<\/strong> por parte de Intel nos recuerda m\u00e1s bien a la versi\u00f3n de doble n\u00facleo del Pentium 4, el Pentium D, la cual se compon\u00eda por dos chips Pentium 4 sim\u00e9tricos montados sobre el mismo interposer.<\/p>\n\n\n\n

\u00bfPor qu\u00e9 Intel buscar\u00eda una configuraci\u00f3n por chiplets?<\/strong><\/h3>\n\n\n\n
\"\"<\/figure><\/div>\n\n\n\n

Cuanto m\u00e1s grande es un chip menos chips salen por oblea<\/strong>, no solo eso, sino que cuanto m\u00e1s grande es un chip la cantidad de errores potenciales por \u00e1rea aumenta y se reducen la cantidad de chips buenos que salen de una oblea<\/strong>.<\/p>\n\n\n\n

En ciertos nodos de fabricaci\u00f3n al llegar a cierto tama\u00f1o<\/strong> en lo que al tama\u00f1o de los chips se refiere es cuando el rendimiento de la oblea, la cantidad de chips buenos por oblea cae en picado<\/strong>.<\/p>\n\n\n\n

Los arquitectos adaptan el tama\u00f1o de los chips que dise\u00f1an a la eficiencia del nodo que se utilizar\u00e1 para su fabricaci\u00f3n, claro est\u00e1 que si hablamos de procesadores tan complejos como un Intel Xeon o un AMD EPYC es cuanto toca dividir el chip en otros m\u00e1s peque\u00f1os con tal de aumentar la productividad y disminuir los costes.<\/p>\n\n\n\n

La arquitectura Sapphire Rapids<\/h3>\n\n\n\n
\"\"<\/figure><\/div>\n\n\n\n

Los n\u00facleos utilizados en Sapphire Rapids ser\u00e1n los Intel Golden Cove<\/strong>, los cuales tendr\u00e1n integradas las Advanced Matrix Extensions (AMX) <\/strong>as\u00ed como los conjuntos de instrucciones y unidades AVX512_BF16 y AVX512_VP2INTERSECT<\/strong>, las cuales est\u00e1n pensadas para su uso en centros de datos, mercado objetivo para los Intel Xeon Scalable Processor.<\/p>\n\n\n\n

Adem\u00e1s, la nueva CPU har\u00e1 uso de un controlador de memoria DDR5<\/strong>, el cual lleva integrado el Data Streaming Accelerator o DSA<\/strong>, aparte de un bus PCIe 5.0 de 32 GT\/s<\/strong> con soporte para el protocolo CXL 1.1<\/strong>, para mejorar la conectividad entre la CPU y los diferentes aceleradores<\/a>.<\/p>\n\n\n\n

El procesador ser\u00e1 fabricado con el nodo de\u00a010 nm SuperFin<\/a><\/strong>\u00a0de la propia Intel<\/p>\n\n\n\n

Fuente: <\/strong>hardzone.es\/noticias\/procesadores\/intel-chiplets-xeon-sapphire-rapids\/<\/p>\n","protected":false},"excerpt":{"rendered":"

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