{"id":30028,"date":"2021-10-18T10:33:20","date_gmt":"2021-10-18T16:33:20","guid":{"rendered":"https:\/\/goldenti.com\/site\/?p=30028"},"modified":"2021-10-18T10:33:22","modified_gmt":"2021-10-18T16:33:22","slug":"las-nuevas-cpu-intel-no-se-han-lanzado-y-estan-obsoletas-en-ram","status":"publish","type":"post","link":"https:\/\/goldenti.com\/site\/las-nuevas-cpu-intel-no-se-han-lanzado-y-estan-obsoletas-en-ram\/","title":{"rendered":"Las nuevas CPU Intel no se han lanzado y est\u00e1n obsoletas en RAM"},"content":{"rendered":"\n
\"Fabrica<\/figure>\n\n\n\n

Es completamente habitual que los diferentes est\u00e1ndares de memoria DDR en toda su vida comercial tengan mejoras con el tiempo, en especial en forma de versiones mejoradas del controlador de memoria que traen consigo una mayor velocidad de reloj y con ello m\u00e1s ancho de banda. RAMBUS acaba de presentar su interfaz para memoria DDR5-5600 para servidores en m\u00f3dulos RIMM. \u00bfQu\u00e9 significa esto para Intel y AMD?<\/p>\n\n\n\n

La empresa RAMBUS es una de las veteranas en el mundo del desarrollo de nuevos tipos de memoria RAM, fue famosa en los 90 y principios de los 2000 por sus memorias RDRAM, pero estas perdieron la batalla frente a la DDR y las GDDR. Desde entonces RAMBUS se ha convertido en la dise\u00f1adora de interfaces con memoria RAM de todo tipo, las cuales dise\u00f1a a nivel interno para luego licenciarlas a terceros en forma de archivos en Verilog o VHDL<\/a> para su f\u00e1cil implementaci\u00f3n por parte de los dise\u00f1adores de CPU.<\/p>\n\n\n\n

\"RAMBUS<\/figure><\/div>\n\n\n\n

Su \u00faltima novedad ha sido la presentaci\u00f3n de una interfaz DDR5-5600, pero no solo para los m\u00f3dulos DIMM habituales, sino tambi\u00e9n para los m\u00f3dulos RIMM que se utilizan en servidores. Por lo que futuras generaciones de los AMD EPYC e Intel Xeon podr\u00edan implementar este controlador de memoria en su per\u00edmetro para comunicarse con la RAM del sistema en la que se encuentran. La otra mitad de la interfaz se coloca como un chip aparte en la parte central de los m\u00f3dulos de memoria RAM, ya sean estos del tipo DIMM, RIMM o cualquier variaci\u00f3n de estos.<\/p>\n\n\n\n

\u00bfQu\u00e9 es la controladora DDR5-5600 de RAMBUS?<\/h2>\n\n\n\n
\"Osciloscopio<\/figure><\/div>\n\n\n\n

Realmente la interfaz DDR5-5600 de RAMBUS no tiene nada de especial, no es otra cosa que una controladora para memoria DDR5 o mejor dicho, es la interfaz de hardware que comunica el Northbridge e IMC de la CPU con la memoria RAM. Se trata de una pieza que por cercan\u00eda con la RAM y para evitar aumentos de latencia y consumo se coloca en la periferia de todo procesador que la utilice.<\/p>\n\n\n\n

Hasta el momento los controladores DDR5 que ha habido disponibles son DDR5-4800, pero con la llegada del DDR5-5600 de RAMBUS se hace posible la implementaci\u00f3n en CPU a corto y medio plazo con soporte para memoria Dual Data Rate de quinta generaci\u00f3n. Claro est\u00e1 que al ser un anuncio reciente esto no afectar\u00e1 a CPU como los Intel Core 12 que ya est\u00e1n en producci\u00f3n. En cambio otros procesadores m\u00e1s lejanos que no han entrado todav\u00eda en producci\u00f3n final podr\u00edan recibir estas interfaces en su dise\u00f1o.<\/p>\n\n\n\n

Es decir, Intel no va a poder implementar en sus nuevas CPU que est\u00e1n a punto de salir esta interfaz de memoria y por lo tanto, sus CPU se quedan en 4800 MHz como JEDEC, mientras que AMD tiene todav\u00eda tiempo de lograrlo para Zen 4 y tener con ello una velocidad m\u00ednima de los 5600 MHz citados.<\/p>\n\n\n\n

\"DDR5<\/figure><\/div>\n\n\n\n

No podemos olvidar que un cambio de este tipo puede suponer una serie de cambios adicionales en el dise\u00f1o del hardware que acompa\u00f1a a la CPU, ya que supone tambi\u00e9n variaciones en la placa base y el chipset de la misma, los cuales se dise\u00f1an alrededor de las especificaciones del procesador.<\/p>\n\n\n\n

Hay que tener en cuenta que ya existe memoria DDR5 a mayor velocidad, pero la particularidad de este controlador DDR5-5600 de RAMBUS no es otro que permitir una relaci\u00f3n entre la CPU y este tipo de memoria RAM sin tener que bajar la velocidad de reloj del controlador de memoria en la parte del procesador y aumentar la latencia debido a ello. Dicho de otra manera, las CPU posteriores al Intel Core 12 que utilicen esta interfaz DDR5-5600 de RAMBUS con la memoria de este mismo tipo no necesitar\u00e1n poner la CPU en modo Gear 2 para usar este tipo de memoria, aparte de no requerir XMP.<\/p>\n\n\n\n

Dise\u00f1ado para m\u00f3dulos RIMM para servidores<\/h2>\n\n\n\n
\"Diagrama<\/figure><\/div>\n\n\n\n

No obstante la controladora DDR5-5600 de RAMBUS est\u00e1 dise\u00f1ada para su uso en m\u00f3dulos RIMM y por tanto veremos su implementaci\u00f3n en los Intel Xeon Sapphire Rapids. Los m\u00f3dulos RIMM hacen uso de un b\u00fafer que se coloca entre la memoria DRAM misma y el controlador y se encarga de distribuir las se\u00f1ales que incluyen la informaci\u00f3n de direccionamiento y comandos con el objetivo de tener una mejor integraci\u00f3n de la se\u00f1al. La contrapartida de ello es que aumenta las latencias y como consecuencia se requiere que el controlador flash dentro del m\u00f3dulo RIMM este dise\u00f1ado para unas velocidades concretas como es el caso que nos ocupa.<\/p>\n\n\n\n

Fuente ><\/strong>\u00a0Guru3D<\/a><\/p>\n\n\n\n

Fuente:<\/strong> HardZone<\/a><\/p>\n","protected":false},"excerpt":{"rendered":"

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