{"id":30037,"date":"2021-11-01T15:19:41","date_gmt":"2021-11-01T21:19:41","guid":{"rendered":"https:\/\/goldenti.com\/site\/?p=30037"},"modified":"2021-11-01T15:19:43","modified_gmt":"2021-11-01T21:19:43","slug":"amd-machacara-a-intel-256-cores-en-una-cpu-con-600-vatios","status":"publish","type":"post","link":"https:\/\/goldenti.com\/site\/amd-machacara-a-intel-256-cores-en-una-cpu-con-600-vatios\/","title":{"rendered":"AMD machacar\u00e1 a Intel: 256 Cores en una CPU \u00a1con 600 vatios!"},"content":{"rendered":"\n
\"AMD<\/figure>\n\n\n\n

Cuando ni tan siquiera las CPU de AMD basadas en Zen 4 son una realidad m\u00e1s all\u00e1 del papel resulta cuanto menos sorprendente que aparezcan detalles y rumores acerca de los AMD EPYC Turin<\/strong> basados en n\u00facleos Zen 5, pero as\u00ed ha sido en las \u00faltimas horas, ya que se han ofrecido nuevas informaciones sobre estos procesadores. Veamos su verosimilitud.<\/p>\n\n\n\n

Aunque sabemos poco de Zen 5 y los procesadores Ryzen, Threadripper y EPYC que AMD lanzar\u00e1 bajo dicha arquitectura esto no significa que los de Lisa Su no est\u00e9n trabajando en ello, con Zen 4 ya en las fases finales del dise\u00f1o es normal que la quinta generaci\u00f3n de la arquitectura este tambi\u00e9n bastante avanzada.<\/p>\n\n\n\n

AMD EPYC Zen 5 har\u00e1 uso del socket SP5<\/h2>\n\n\n\n
\"Consumos<\/figure><\/div>\n\n\n\n

El Socket SP5<\/strong> ser\u00e1 utilizado por primera vez por los AMD EPYC basados en Zen 4, siendo Genoa el primer modelo que lanzar\u00e1n con 96 n\u00facleos y en segundo lugar Bergamo con 128 n\u00facleos. Pues bien, los AMD EPYC Turin tambi\u00e9n har\u00e1n uso del mismo z\u00f3calo.<\/p>\n\n\n\n

Seg\u00fan los rumores este procesador tendr\u00e1 un consumo m\u00e1ximo de 600 W<\/strong> y por tanto har\u00e1 uso del Socket SP5 del tipo E<\/strong> que permite hasta los 700 W de consumo. Por detalles que se han filtrado recientemente sabemos que se trata de un z\u00f3calo para CPU del tipo LGA con 6096 pines<\/strong>. Por lo visto el nuevo socket puede llegar a su consumo m\u00e1ximo durante 1 milisegundo de tiempo y a 440 W durante un periodo de 10 ms.<\/p>\n\n\n\n

\"AMD<\/figure><\/div>\n\n\n\n

Otro de los detalles que se han filtrado del nuevo socket y en concreto del chipset con el que ser\u00e1 compatible es que las CPU para servidor<\/a> de AMD basados en Zen 4 utilizar\u00e1n interfaces de memoria DDR5-5200, pero los AMD EPYC aumentar\u00e1n la velocidad a DDR5-6400<\/strong>. Se rumorea tambi\u00e9n que podr\u00edamos por primera vez ver la implementaci\u00f3n de interfaces PCI Express 6.0<\/strong>.<\/p>\n\n\n\n

Nuevos detalles de los n\u00facleos Zen 5<\/h3>\n\n\n\n
\"AMD<\/figure><\/div>\n\n\n\n

Si el socket del AMD EPYC Turin<\/strong> es el mismo que el de sus predecesores al igual que el de los procesadores EPYC basados en Zen 3 utilizan los mismos que Zen 2 entonces a simple vista los procesadores Zen 4 y Zen 5 se deber\u00edan ver iguales en lo a tama\u00f1o y la cantidad de CCD chiplets que hay en ellos.<\/p>\n\n\n\n

Tenemos m\u00e1s que confirmado que cada CCD chiplet de la arquitectura Zen 4 har\u00e1 uso de una configuraci\u00f3n de 8 n\u00facleos como ocurre en los actuales Zen 3. Por lo que estamos hablando de dise\u00f1os de 12 chiplets CCD para Genoa y sus 96 n\u00facleos y de 16 para Bergamo y su cifra de 128 Cores.<\/p>\n\n\n\n

\nhttps:\/\/twitter.com\/greymon55\/status\/1453747256046219269?s=20\n<\/div><\/figure>\n\n\n\n

Claro est\u00e1 que esto entra en conflicto con la informaci\u00f3n que los insiders acaban de dar, donde se habla de dise\u00f1os con el doble de n\u00facleos, ya que, los AMD EPYC Turin basados en Zen 5 dispondr\u00e1n de configuraciones con un mayor de n\u00facleos que los de cuarta generaci\u00f3n: 192 con 384 hilos de ejecuci\u00f3n y 256 con 512 hilos de ejecuci\u00f3n.<\/strong><\/p>\n\n\n\n

\"TSMC<\/figure><\/div>\n\n\n\n

Seg\u00fan los rumores, los CCD Chiplets de Zen 5 se fabricar\u00e1n bajo el nodo de 3 nm de TSMC, el cual tiene una densidad 1.6 veces respecto su nodo de 5 nm, por lo que eliminando redundancias ser\u00eda posible colocar el doble de n\u00facleos, pero nos podemos olvidar de la interfaz para comunicar los 16 n\u00facleos, la cual ser\u00eda sumamente compleja, por lo que no deber\u00edamos descartar un nodo intermedio como N4 o N4P.<\/p>\n\n\n\n

Otro detalle que se ha revelado es que Zen 5 har\u00e1 uso de la V-Cache en todos sus dise\u00f1os<\/strong>, algo que por cierto no sabemos si Zen 4 lo implementar\u00e1 de serie como una medida para aumentar su rendimiento. En todo caso est\u00e1 demostrado que aumentar la cantidad de cach\u00e9 L3 aumenta considerablemente el IPC. Es posible que AMD separe por completo la cach\u00e9 L3 del resto en los n\u00facleos Zen 5 para reducir su tama\u00f1o.<\/p>\n\n\n\n

\u00bfN\u00facleos heterog\u00e9neos en Zen 5?<\/h3>\n\n\n\n
\"AMD<\/figure><\/div>\n\n\n\n

\u00bfCu\u00e1l es la otra posibilidad? Sabemos que AMD tiene publicada una patente para el uso de n\u00facleos heterog\u00e9neos y que podr\u00eda ver la luz como m\u00ednimo en Zen 5. Por lo que AMD podr\u00eda adoptar la misma estrategia que acaba de adoptar Intel y por tanto la mitad de los n\u00facleos ser de menor tama\u00f1o. \u00bfLa diferencia con el planteamiento de Intel? Todos los n\u00facleos soportar\u00edan multihilo y no solo los de alto rendimiento, pero esto no es algo que podamos confirmar.<\/p>\n\n\n\n

Una cosa que descarta este planteamiento es que en el caso del AMD EPYC Turin estamos hablando de un procesador para servidores donde el uso de n\u00facleos de alta eficiencia energ\u00e9tica no se suele dar, en todo caso el planteamiento de AMD de cara a una configuraci\u00f3n h\u00edbrida no tiene por qu\u00e9 ser totalmente igual al de Intel.<\/p>\n\n\n\n

Fuente:<\/strong> HardZone<\/a><\/p>\n","protected":false},"excerpt":{"rendered":"

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